● 목차
1. 회로설계 & 웨이퍼/반도체 제조공정의 상호 관계
2. 반도체 회로 설계의 종류
1. 회로설계 & 웨이퍼/반도체 제조공정의 상호 관계
'삼성전자'가 참 쉽게 알려주는 '반도체 8대공정' | 반도체 백과사전 EP.6 반도체 공정 편 (youtube.com)
위 유튜브에서 알 수 있듯이 반도체 공정 과정은 8단계로 나뉩니다.
하지만 공정을 거치기 전에 반도체 설계 과정을 거쳐야 합니다.
웨이퍼 제조 : 모래로부터 고순도 단결정 실리콘 웨이퍼를 만들어내는 과정
회로 설계 : 웨이퍼상에 구현될 전자회로를 설계하는 과정
마스크 제작 : 설계된 전자회로를 각층별로 나누어 유리마스크에 그리는 과정
웨이퍼 가공 : 웨이퍼의 표면에 여러 종류의 막을 형성시켜, 이미 만든 마스크를 사용해 특정 부분을 선택적으로 깎아내는 작업을 되풀이하며 전자회로를 구성해 나가는 전 과정
조립 : 웨이퍼상의 칩을 기계로 잘라서 리드프레임과 결합하여 완제품으로 조립하는 과정
검사 : 완성된 제품이 제대로 동작하는지 검사하는 과정
2. 반도체 회로 설계의 종류
2-1. SoC(System on Chip) 설계 - Digital, Mixed 설계
○ 특징
- 말 그대로 단일 반도체 칩 안에 모든 컴퓨터 시스템 구성요소(CPU, 메모리, I/O, peripheral)가 집적된 집적 회로
- ASIC 기술 사용하여 특정 응용 분야에 최적화됨
- 성능, 전력 효율 및 집적도가 높지만, 개발 비용과 시간이 많이 소요
○ Design Flow
◆Front - end
- 기능 설계와 논리적 구현
- High Level Modeling : 시스템의 전반적인 구조와 동작을 추상화된 수준에서 모델링
- RTL Design : High level model을 바탕으로 회로를 Verilog나 VHDL 같은 HDL을 이용해 RTL(Register-Transfer Level) 수준에서 설계
- Functional Simulation and Verification: 설계된 RTL 코드가 기능적으로 정확한지 시뮬레이션과 검증 과정을 거침
- RTL Synthesis and DFT: RTL 코드를 gate-level netlist로 변환하는 과정, 이때 DFT(Design for Test) 기법도 적용됨
◆ Back - end
- Place and Route: Gate-level netlist를 바탕으로 레이아웃과 배치/배선을 수행하고 셀들을 최적의 위치에 배치하고, 셀 간 연결을 완성시킴
- Timing Verification and Signoff : Gate-level netlist가 타이밍 제약조건을 만족하는지 검증하고 sign-off 합니다.
- Physical Verification: 레이아웃 설계 결과물이 design rule과 electricial rule을 만족하는지 DRC(Design Rule Check)와 LVS(Layout Versus Schematic)를 수행
2-2. Full - custom 설계 - Memory, Analog, RF 설계
특징
- 모든 회로 구성 요소(트랜지스터, 배선)를 사용자가 직접 설계
- 매우 높은 수준의 최적화 가능
- 고성능, 저전력, 고집적도
- 활용도 감소하는 추세
○ Design Flow
◆ Front - end
- 트랜지스터 레벨 회로(Transistor Level Design) 설계를 담당
- 개별 트랜지스터들을 이용해 회로의 동작을 정의
- Circuit Simulation : Spice 파라미터와 같은 트랜지스터 모델을 기반으로 회로 수행하여 회로의 타이밍, 전력 소모 등 성능을 검증
- Circuit Simulation : 회로의 타이밍, 전력 소모 등 성능 검증
◆ Back - end
- Layout : 회로를 실제 실리콘에 구현하기 위해 트랜지스터, 배선 등의 물리적 배치를 설계
- Layout Verification : DRC/LVS 툴을 사용하여 설계 룰 체크(DRC)와 레이아웃 vs 회로도 검증(LVS)을 수행합니다.
- 기생 성분 추출(Parasitic RC Extraction) : 레이아웃에서 기생 저항, 커패시턴스 성분을 추출
- Post-layout simulation : 추출된 기생 성분이 포함된 넷리스트로 수행하고 레이아웃 단계에서 발생할 수 있는 타이밍, 전력 소모 문제를 최종 검증
2-3. FPGA 설계 - Digital 설계, Mixed 설계
특징
- 사용자가 프로그래밍할 수 있는 재구성 가능한 집적 회로
- 성능, 전력 효율 낮음
- 개발 기간, 비용 적음
- 신속한 프로토타이핑, 회로 변경 용이성, 저비용 생산 가능
위처럼 여러 가지의 설계들이 있지만 Cadence의 Xcelium과 simvision 툴을 사용하여 SoC설계를 설명하겠습니다
사진 출처 : https://anysilicon.com/soc-development-overview/, [Full Custom IC Design] 반도체 아날로그 설계에 대해 알아보자!(Feat.virtuoso) (tistory.com)