htaekjung의 블로그

Htaekjung/DSD-Simplified-Fir-Filter  GitHub - Htaekjung/DSD-Simplified-Fir-FilterContribute to Htaekjung/DSD-Simplified-Fir-Filter development by creating an account on GitHub.github.com 1.  FIR Filter algorithm design1)    FIR filter 사양Operation clock : 12MHzSampling rate: 600kHzSymbol rate: 200kHzImpulse response가 선형 위상 그래프를 띄기에 coefficient value는 가운데를 기준으로 대칭이라는 것을 알 수 있습니다.  2. FIR Filter al..

RISC-V Single cycle processor 회로를 verilog로 설계하는 과정에 대한 포스트이며 다음 강의를 참고하였습니다.다음 강의에서 제공하는 회로는 그대로 사용하였지만, 코드는 생각없이 베끼지 않고 다 이해를 하며 수정하며 작성했음을 알려드립니다. Github는 맨 아래에 첨부하였습니다.RISC-V Single Cycle Core in Verilog - YouTube RISC-V Single Cycle Core in VerilogIn this playlist, we explore the design and implementation of a RISC-V single-cycle processor core using Verilog. Designed for both beginners and ..

Memory mapped register 구현512 depth x 32 bit의 레지스터 배열을 구현합니다.APB 인터페이스를 통해 레지스터에 액세스할 수 있습니다.InBuf와 OutBuf의 데이터 전송APB 액세스를 통해 InBuf(0x4000~)에 데이터를 쓰고, InBuf에서 OutBuf로 데이터를 전송합니다.이 과정에서 Endian 변환 기능을 수행합니다.Endian 변환 기능 : 데이터의 바이트 순서를 변경하는 기능패킷 크기 설정 및 전송 시작Size 레지스터(0x0004)를 통해 패킷의 크기를 설정합니다.Start 명령(0x0000)을 사용하여 데이터 전송을 시작합니다.인터럽트 생성데이터 전송이 완료되면 인터럽트를 생성합니다.인터럽트 활성화는 0xA000, 인터럽트 펜딩은 0xA004 레지스터..

SoC 이해 및 HW IP Design (이론_2) (tistory.com) SoC 이해 및 HW IP Design (이론_2)SoC 이해 및 HW IP Design (이론_1) (tistory.com) SoC 이해 및 HW IP Design (이론_1)들어가기에 앞서..아래의 이전 포스트에서 회로 설계의 필요성과 회로설계의 종류에 대해 설명을 했습니다.반도체 공정 &htaekjung.tistory.com ● RTL & Testbench 구현 및 검증 (Lab # 2) IO descriptioniClk & iRsnAPB interface Register (Address: 0x00, 0x04, 0x2000) 0x0000: rApbInAData[31:0] : R/W 0x0004: rApbInBData[..

4. HW Implementation flowCadence 사의  Xcelium과 Simvision 툴을 사용하기 위해 Mobaxterm이라는 프로그램을 사용했습니다.~/RTL/List : RTL cdoe를 구성하는 모듈 및 파일들 저장~/RTL/Src : 시뮬레이션할 RTL Source code를 나타내는 파일들 저장~/TestBench/List : 테스트벤치 코드를 구성하는 모듈 및 파일들 저장~/TestBench/TbTop : Testbench code files 저장~/TestBench/ Log : 시뮬레이션 로그가 저장됨~/TestBench/Dump : 파형 분석을 위한 VCD(Value Change Dump) 파일 저장됨 이에 대해서는 자세히 아래에서 설명하겠다우선 위의 구조대로 파일들을 폴더..