htaekjung의 블로그

  • 홈
  • 태그
  • 방명록

bus interface 1

SoC 이해 및 HW IP Design (APB interface with SRAM_심화 실습)

Memory mapped register 구현512 depth x 32 bit의 레지스터 배열을 구현합니다.APB 인터페이스를 통해 레지스터에 액세스할 수 있습니다.InBuf와 OutBuf의 데이터 전송APB 액세스를 통해 InBuf(0x4000~)에 데이터를 쓰고, InBuf에서 OutBuf로 데이터를 전송합니다.이 과정에서 Endian 변환 기능을 수행합니다.Endian 변환 기능 : 데이터의 바이트 순서를 변경하는 기능패킷 크기 설정 및 전송 시작Size 레지스터(0x0004)를 통해 패킷의 크기를 설정합니다.Start 명령(0x0000)을 사용하여 데이터 전송을 시작합니다.인터럽트 생성데이터 전송이 완료되면 인터럽트를 생성합니다.인터럽트 활성화는 0xA000, 인터럽트 펜딩은 0xA004 레지스터..

단기강좌 - SoCs and practicing HW IP Design 2024.08.30
이전
1
다음
더보기
프로필사진

htaekjung의 블로그

전자공학을 전공하고 있으며 디지털 회로 설계에 대한 내용들이 기재될 것입니다.

  • 분류 전체보기 (40)
    • 디지털 시스템 설계 (2)
    • 관심분야 발표자료 (3)
    • 프로젝트 & 경진대회 (7)
    • 자격증 및 공부 기록 (8)
      • 공부시간 정리 (4)
      • 자격증 (4)
    • 강의 정리 (10)
      • MIT 딥러닝 유튜브 강의 정리 (2)
      • POSTECH 시스템반도체설계 강의 정리 (4)
      • 운영체제 강의 정리 (4)
    • 단기강좌 - SoCs and practicing .. (6)
    • 독후감 (1)

Tag

single cycle processor, simvision, fir filter, gate sizing, ip catalog, questa, bus interface, xcelium, verilog, Digital Design, reconfigurable, 반도체 회로 설계, 차세대반도체학과, quartus, de1-soc, soc 설계, 디지털 회로설계, 디지털 회로 설계, warboy, bus protocol,

최근글과 인기글

  • 최근글
  • 인기글

최근댓글

공지사항

페이스북 트위터 플러그인

  • Facebook
  • Twitter

Archives

Calendar

«   2025/07   »
일 월 화 수 목 금 토
1 2 3 4 5
6 7 8 9 10 11 12
13 14 15 16 17 18 19
20 21 22 23 24 25 26
27 28 29 30 31

방문자수Total

  • Today :
  • Yesterday :

Copyright © Kakao Corp. All rights reserved.

티스토리툴바