ISC-V Single cycle processor 회로를 verilog로 설계하는 과정에 대한 포스트이며 다음 강의를 참고하였습니다.다음 강의에서 제공하는 회로는 그대로 사용하였지만, 코드는 생각없이 베끼지 않고 다 이해를 하며 수정하며 작성했음을 알려드립니다. Github는 맨 아래에 첨부하였습니다.RISC-V Single Cycle Core in Verilog - YouTube RISC-V Single Cycle Core in VerilogIn this playlist, we explore the design and implementation of a RISC-V single-cycle processor core using Verilog. Designed for both beginners and e..
